50f57e09fd
There is no "version 2" of the "Lesser" General Public License. It is either "GPL version 2.0" or "Lesser GPL version 2.1". This patch replaces all occurrences of "Lesser GPL version 2" with "Lesser GPL version 2.1" in comment section. Signed-off-by: Chetan Pant <chetan4windows@gmail.com> Message-Id: <20201023122913.19561-1-chetan4windows@gmail.com> Reviewed-by: Thomas Huth <thuth@redhat.com> Signed-off-by: Thomas Huth <thuth@redhat.com>
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26 KiB
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# A32 conditional instructions
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#
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# Copyright (c) 2019 Linaro, Ltd
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#
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# This library is free software; you can redistribute it and/or
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# modify it under the terms of the GNU Lesser General Public
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# License as published by the Free Software Foundation; either
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# version 2.1 of the License, or (at your option) any later version.
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#
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# This library is distributed in the hope that it will be useful,
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# but WITHOUT ANY WARRANTY; without even the implied warranty of
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# MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
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# Lesser General Public License for more details.
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#
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# You should have received a copy of the GNU Lesser General Public
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# License along with this library; if not, see <http://www.gnu.org/licenses/>.
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#
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# This file is processed by scripts/decodetree.py
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#
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# All of the insn that have a COND field in insn[31:28] are here.
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# All insns that have 0xf in insn[31:28] are in a32-uncond.decode.
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#
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&empty
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&s_rrr_shi s rd rn rm shim shty
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&s_rrr_shr s rn rd rm rs shty
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&s_rri_rot s rn rd imm rot
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&s_rrrr s rd rn rm ra
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&rrrr rd rn rm ra
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&rrr_rot rd rn rm rot
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&rrr rd rn rm
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&rr rd rm
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&ri rd imm
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&r rm
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&i imm
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&msr_reg rn r mask
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&mrs_reg rd r
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&msr_bank rn r sysm
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&mrs_bank rd r sysm
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&ldst_rr p w u rn rt rm shimm shtype
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&ldst_ri p w u rn rt imm
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&ldst_block rn i b u w list
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&strex rn rd rt rt2 imm
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&ldrex rn rt rt2 imm
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&bfx rd rn lsb widthm1
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&bfi rd rn lsb msb
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&sat rd rn satimm imm sh
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&pkh rd rn rm imm tb
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&mcr cp opc1 crn crm opc2 rt
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&mcrr cp opc1 crm rt rt2
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# Data-processing (register)
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@s_rrr_shi ---- ... .... s:1 rn:4 rd:4 shim:5 shty:2 . rm:4 \
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&s_rrr_shi
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@s_rxr_shi ---- ... .... s:1 .... rd:4 shim:5 shty:2 . rm:4 \
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&s_rrr_shi rn=0
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@S_xrr_shi ---- ... .... . rn:4 .... shim:5 shty:2 . rm:4 \
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&s_rrr_shi s=1 rd=0
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AND_rrri .... 000 0000 . .... .... ..... .. 0 .... @s_rrr_shi
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EOR_rrri .... 000 0001 . .... .... ..... .. 0 .... @s_rrr_shi
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SUB_rrri .... 000 0010 . .... .... ..... .. 0 .... @s_rrr_shi
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|
RSB_rrri .... 000 0011 . .... .... ..... .. 0 .... @s_rrr_shi
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ADD_rrri .... 000 0100 . .... .... ..... .. 0 .... @s_rrr_shi
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ADC_rrri .... 000 0101 . .... .... ..... .. 0 .... @s_rrr_shi
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|
SBC_rrri .... 000 0110 . .... .... ..... .. 0 .... @s_rrr_shi
|
|
RSC_rrri .... 000 0111 . .... .... ..... .. 0 .... @s_rrr_shi
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TST_xrri .... 000 1000 1 .... 0000 ..... .. 0 .... @S_xrr_shi
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|
TEQ_xrri .... 000 1001 1 .... 0000 ..... .. 0 .... @S_xrr_shi
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CMP_xrri .... 000 1010 1 .... 0000 ..... .. 0 .... @S_xrr_shi
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|
CMN_xrri .... 000 1011 1 .... 0000 ..... .. 0 .... @S_xrr_shi
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|
ORR_rrri .... 000 1100 . .... .... ..... .. 0 .... @s_rrr_shi
|
|
MOV_rxri .... 000 1101 . 0000 .... ..... .. 0 .... @s_rxr_shi
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|
BIC_rrri .... 000 1110 . .... .... ..... .. 0 .... @s_rrr_shi
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|
MVN_rxri .... 000 1111 . 0000 .... ..... .. 0 .... @s_rxr_shi
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%imm16 16:4 0:12
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@mov16 ---- .... .... .... rd:4 ............ &ri imm=%imm16
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MOVW .... 0011 0000 .... .... ............ @mov16
|
|
MOVT .... 0011 0100 .... .... ............ @mov16
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# Data-processing (register-shifted register)
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@s_rrr_shr ---- ... .... s:1 rn:4 rd:4 rs:4 . shty:2 . rm:4 \
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&s_rrr_shr
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@s_rxr_shr ---- ... .... s:1 .... rd:4 rs:4 . shty:2 . rm:4 \
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&s_rrr_shr rn=0
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@S_xrr_shr ---- ... .... . rn:4 .... rs:4 . shty:2 . rm:4 \
|
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&s_rrr_shr rd=0 s=1
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|
AND_rrrr .... 000 0000 . .... .... .... 0 .. 1 .... @s_rrr_shr
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|
EOR_rrrr .... 000 0001 . .... .... .... 0 .. 1 .... @s_rrr_shr
|
|
SUB_rrrr .... 000 0010 . .... .... .... 0 .. 1 .... @s_rrr_shr
|
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RSB_rrrr .... 000 0011 . .... .... .... 0 .. 1 .... @s_rrr_shr
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|
ADD_rrrr .... 000 0100 . .... .... .... 0 .. 1 .... @s_rrr_shr
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ADC_rrrr .... 000 0101 . .... .... .... 0 .. 1 .... @s_rrr_shr
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SBC_rrrr .... 000 0110 . .... .... .... 0 .. 1 .... @s_rrr_shr
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RSC_rrrr .... 000 0111 . .... .... .... 0 .. 1 .... @s_rrr_shr
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|
TST_xrrr .... 000 1000 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
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TEQ_xrrr .... 000 1001 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
|
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CMP_xrrr .... 000 1010 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
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|
CMN_xrrr .... 000 1011 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
|
|
ORR_rrrr .... 000 1100 . .... .... .... 0 .. 1 .... @s_rrr_shr
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|
MOV_rxrr .... 000 1101 . 0000 .... .... 0 .. 1 .... @s_rxr_shr
|
|
BIC_rrrr .... 000 1110 . .... .... .... 0 .. 1 .... @s_rrr_shr
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MVN_rxrr .... 000 1111 . 0000 .... .... 0 .. 1 .... @s_rxr_shr
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# Data-processing (immediate)
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%a32extrot 8:4 !function=times_2
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@s_rri_rot ---- ... .... s:1 rn:4 rd:4 .... imm:8 \
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&s_rri_rot rot=%a32extrot
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@s_rxi_rot ---- ... .... s:1 .... rd:4 .... imm:8 \
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&s_rri_rot rot=%a32extrot rn=0
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@S_xri_rot ---- ... .... . rn:4 .... .... imm:8 \
|
|
&s_rri_rot rot=%a32extrot rd=0 s=1
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|
AND_rri .... 001 0000 . .... .... ............ @s_rri_rot
|
|
EOR_rri .... 001 0001 . .... .... ............ @s_rri_rot
|
|
SUB_rri .... 001 0010 . .... .... ............ @s_rri_rot
|
|
RSB_rri .... 001 0011 . .... .... ............ @s_rri_rot
|
|
ADD_rri .... 001 0100 . .... .... ............ @s_rri_rot
|
|
ADC_rri .... 001 0101 . .... .... ............ @s_rri_rot
|
|
SBC_rri .... 001 0110 . .... .... ............ @s_rri_rot
|
|
RSC_rri .... 001 0111 . .... .... ............ @s_rri_rot
|
|
TST_xri .... 001 1000 1 .... 0000 ............ @S_xri_rot
|
|
TEQ_xri .... 001 1001 1 .... 0000 ............ @S_xri_rot
|
|
CMP_xri .... 001 1010 1 .... 0000 ............ @S_xri_rot
|
|
CMN_xri .... 001 1011 1 .... 0000 ............ @S_xri_rot
|
|
ORR_rri .... 001 1100 . .... .... ............ @s_rri_rot
|
|
MOV_rxi .... 001 1101 . 0000 .... ............ @s_rxi_rot
|
|
BIC_rri .... 001 1110 . .... .... ............ @s_rri_rot
|
|
MVN_rxi .... 001 1111 . 0000 .... ............ @s_rxi_rot
|
|
|
|
# Multiply and multiply accumulate
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@s_rdamn ---- .... ... s:1 rd:4 ra:4 rm:4 .... rn:4 &s_rrrr
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@s_rd0mn ---- .... ... s:1 rd:4 .... rm:4 .... rn:4 &s_rrrr ra=0
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@rdamn ---- .... ... . rd:4 ra:4 rm:4 .... rn:4 &rrrr
|
|
@rd0mn ---- .... ... . rd:4 .... rm:4 .... rn:4 &rrrr ra=0
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|
MUL .... 0000 000 . .... 0000 .... 1001 .... @s_rd0mn
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|
MLA .... 0000 001 . .... .... .... 1001 .... @s_rdamn
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|
UMAAL .... 0000 010 0 .... .... .... 1001 .... @rdamn
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|
MLS .... 0000 011 0 .... .... .... 1001 .... @rdamn
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|
UMULL .... 0000 100 . .... .... .... 1001 .... @s_rdamn
|
|
UMLAL .... 0000 101 . .... .... .... 1001 .... @s_rdamn
|
|
SMULL .... 0000 110 . .... .... .... 1001 .... @s_rdamn
|
|
SMLAL .... 0000 111 . .... .... .... 1001 .... @s_rdamn
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# Saturating addition and subtraction
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@rndm ---- .... .... rn:4 rd:4 .... .... rm:4 &rrr
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QADD .... 0001 0000 .... .... 0000 0101 .... @rndm
|
|
QSUB .... 0001 0010 .... .... 0000 0101 .... @rndm
|
|
QDADD .... 0001 0100 .... .... 0000 0101 .... @rndm
|
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QDSUB .... 0001 0110 .... .... 0000 0101 .... @rndm
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# Halfword multiply and multiply accumulate
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|
SMLABB .... 0001 0000 .... .... .... 1000 .... @rdamn
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|
SMLABT .... 0001 0000 .... .... .... 1100 .... @rdamn
|
|
SMLATB .... 0001 0000 .... .... .... 1010 .... @rdamn
|
|
SMLATT .... 0001 0000 .... .... .... 1110 .... @rdamn
|
|
SMLAWB .... 0001 0010 .... .... .... 1000 .... @rdamn
|
|
SMULWB .... 0001 0010 .... 0000 .... 1010 .... @rd0mn
|
|
SMLAWT .... 0001 0010 .... .... .... 1100 .... @rdamn
|
|
SMULWT .... 0001 0010 .... 0000 .... 1110 .... @rd0mn
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|
SMLALBB .... 0001 0100 .... .... .... 1000 .... @rdamn
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|
SMLALBT .... 0001 0100 .... .... .... 1100 .... @rdamn
|
|
SMLALTB .... 0001 0100 .... .... .... 1010 .... @rdamn
|
|
SMLALTT .... 0001 0100 .... .... .... 1110 .... @rdamn
|
|
SMULBB .... 0001 0110 .... 0000 .... 1000 .... @rd0mn
|
|
SMULBT .... 0001 0110 .... 0000 .... 1100 .... @rd0mn
|
|
SMULTB .... 0001 0110 .... 0000 .... 1010 .... @rd0mn
|
|
SMULTT .... 0001 0110 .... 0000 .... 1110 .... @rd0mn
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# MSR (immediate) and hints
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&msr_i r mask rot imm
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@msr_i ---- .... .... mask:4 .... rot:4 imm:8 &msr_i
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{
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{
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|
YIELD ---- 0011 0010 0000 1111 ---- 0000 0001
|
|
WFE ---- 0011 0010 0000 1111 ---- 0000 0010
|
|
WFI ---- 0011 0010 0000 1111 ---- 0000 0011
|
|
|
|
# TODO: Implement SEV, SEVL; may help SMP performance.
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# SEV ---- 0011 0010 0000 1111 ---- 0000 0100
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# SEVL ---- 0011 0010 0000 1111 ---- 0000 0101
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|
# The canonical nop ends in 00000000, but the whole of the
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|
# rest of the space executes as nop if otherwise unsupported.
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NOP ---- 0011 0010 0000 1111 ---- ---- ----
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}
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# Note mask = 0 is covered by NOP
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MSR_imm .... 0011 0010 .... 1111 .... .... .... @msr_i r=0
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|
}
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|
MSR_imm .... 0011 0110 .... 1111 .... .... .... @msr_i r=1
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# Cyclic Redundancy Check
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CRC32B .... 0001 0000 .... .... 0000 0100 .... @rndm
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CRC32H .... 0001 0010 .... .... 0000 0100 .... @rndm
|
|
CRC32W .... 0001 0100 .... .... 0000 0100 .... @rndm
|
|
CRC32CB .... 0001 0000 .... .... 0010 0100 .... @rndm
|
|
CRC32CH .... 0001 0010 .... .... 0010 0100 .... @rndm
|
|
CRC32CW .... 0001 0100 .... .... 0010 0100 .... @rndm
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# Miscellaneous instructions
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%sysm 8:1 16:4
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%imm16_8_0 8:12 0:4
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@rm ---- .... .... .... .... .... .... rm:4 &r
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@rdm ---- .... .... .... rd:4 .... .... rm:4 &rr
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@i16 ---- .... .... .... .... .... .... .... &i imm=%imm16_8_0
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MRS_bank ---- 0001 0 r:1 00 .... rd:4 001. 0000 0000 &mrs_bank %sysm
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MSR_bank ---- 0001 0 r:1 10 .... 1111 001. 0000 rn:4 &msr_bank %sysm
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|
|
MRS_reg ---- 0001 0 r:1 00 1111 rd:4 0000 0000 0000 &mrs_reg
|
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MSR_reg ---- 0001 0 r:1 10 mask:4 1111 0000 0000 rn:4 &msr_reg
|
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|
BX .... 0001 0010 1111 1111 1111 0001 .... @rm
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BXJ .... 0001 0010 1111 1111 1111 0010 .... @rm
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|
BLX_r .... 0001 0010 1111 1111 1111 0011 .... @rm
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|
CLZ .... 0001 0110 1111 .... 1111 0001 .... @rdm
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ERET ---- 0001 0110 0000 0000 0000 0110 1110
|
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HLT .... 0001 0000 .... .... .... 0111 .... @i16
|
|
BKPT .... 0001 0010 .... .... .... 0111 .... @i16
|
|
HVC .... 0001 0100 .... .... .... 0111 .... @i16
|
|
SMC ---- 0001 0110 0000 0000 0000 0111 imm:4 &i
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|
|
|
# Load/Store Dual, Half, Signed Byte (register)
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|
@ldst_rr_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 .... .... rm:4 \
|
|
&ldst_rr p=1 shimm=0 shtype=0
|
|
@ldst_rr_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 .... .... rm:4 \
|
|
&ldst_rr p=0 w=0 shimm=0 shtype=0
|
|
|
|
STRH_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_pw0
|
|
STRH_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_p1w
|
|
|
|
LDRD_rr .... 000. .0.0 .... .... 0000 1101 .... @ldst_rr_pw0
|
|
LDRD_rr .... 000. .0.0 .... .... 0000 1101 .... @ldst_rr_p1w
|
|
|
|
STRD_rr .... 000. .0.0 .... .... 0000 1111 .... @ldst_rr_pw0
|
|
STRD_rr .... 000. .0.0 .... .... 0000 1111 .... @ldst_rr_p1w
|
|
|
|
LDRH_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_pw0
|
|
LDRH_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_p1w
|
|
|
|
LDRSB_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_pw0
|
|
LDRSB_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_p1w
|
|
|
|
LDRSH_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_pw0
|
|
LDRSH_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_p1w
|
|
|
|
# Note the unpriv load/stores use the previously invalid P=0, W=1 encoding,
|
|
# and act as normal post-indexed (P=0, W=0).
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|
@ldst_rr_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 .... .... rm:4 \
|
|
&ldst_rr p=0 w=0 shimm=0 shtype=0
|
|
|
|
STRHT_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_p0w1
|
|
LDRHT_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_p0w1
|
|
LDRSBT_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_p0w1
|
|
LDRSHT_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_p0w1
|
|
|
|
# Load/Store word and unsigned byte (register)
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|
|
|
@ldst_rs_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
|
|
&ldst_rr p=1
|
|
@ldst_rs_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
|
|
&ldst_rr p=0 w=0
|
|
|
|
STR_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_pw0
|
|
STR_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_p1w
|
|
STRB_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_pw0
|
|
STRB_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_p1w
|
|
|
|
LDR_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_pw0
|
|
LDR_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_p1w
|
|
LDRB_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_pw0
|
|
LDRB_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_p1w
|
|
|
|
@ldst_rs_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
|
|
&ldst_rr p=0 w=0
|
|
|
|
STRT_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_p0w1
|
|
STRBT_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_p0w1
|
|
LDRT_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_p0w1
|
|
LDRBT_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_p0w1
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# Load/Store Dual, Half, Signed Byte (immediate)
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%imm8s_8_0 8:4 0:4
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@ldst_ri8_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 .... .... .... \
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&ldst_ri imm=%imm8s_8_0 p=1
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@ldst_ri8_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 .... .... .... \
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&ldst_ri imm=%imm8s_8_0 p=0 w=0
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STRH_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_pw0
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STRH_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_p1w
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LDRD_ri_a32 .... 000. .1.0 .... .... .... 1101 .... @ldst_ri8_pw0
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LDRD_ri_a32 .... 000. .1.0 .... .... .... 1101 .... @ldst_ri8_p1w
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STRD_ri_a32 .... 000. .1.0 .... .... .... 1111 .... @ldst_ri8_pw0
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STRD_ri_a32 .... 000. .1.0 .... .... .... 1111 .... @ldst_ri8_p1w
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LDRH_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_pw0
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LDRH_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_p1w
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LDRSB_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_pw0
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LDRSB_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_p1w
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LDRSH_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_pw0
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LDRSH_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_p1w
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# Note the unpriv load/stores use the previously invalid P=0, W=1 encoding,
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# and act as normal post-indexed (P=0, W=0).
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@ldst_ri8_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 .... .... .... \
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&ldst_ri imm=%imm8s_8_0 p=0 w=0
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STRHT_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_p0w1
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LDRHT_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_p0w1
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LDRSBT_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_p0w1
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LDRSHT_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_p0w1
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# Load/Store word and unsigned byte (immediate)
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@ldst_ri12_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 imm:12 &ldst_ri p=1
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@ldst_ri12_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 imm:12 &ldst_ri p=0 w=0
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STR_ri .... 010. .0.0 .... .... ............ @ldst_ri12_p1w
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STR_ri .... 010. .0.0 .... .... ............ @ldst_ri12_pw0
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STRB_ri .... 010. .1.0 .... .... ............ @ldst_ri12_p1w
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STRB_ri .... 010. .1.0 .... .... ............ @ldst_ri12_pw0
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LDR_ri .... 010. .0.1 .... .... ............ @ldst_ri12_p1w
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LDR_ri .... 010. .0.1 .... .... ............ @ldst_ri12_pw0
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|
LDRB_ri .... 010. .1.1 .... .... ............ @ldst_ri12_p1w
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LDRB_ri .... 010. .1.1 .... .... ............ @ldst_ri12_pw0
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@ldst_ri12_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 imm:12 &ldst_ri p=0 w=0
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STRT_ri .... 010. .0.0 .... .... ............ @ldst_ri12_p0w1
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STRBT_ri .... 010. .1.0 .... .... ............ @ldst_ri12_p0w1
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|
LDRT_ri .... 010. .0.1 .... .... ............ @ldst_ri12_p0w1
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|
LDRBT_ri .... 010. .1.1 .... .... ............ @ldst_ri12_p0w1
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# Synchronization primitives
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@swp ---- .... .... rn:4 rt:4 .... .... rt2:4
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SWP .... 0001 0000 .... .... 0000 1001 .... @swp
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SWPB .... 0001 0100 .... .... 0000 1001 .... @swp
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# Load/Store Exclusive and Load-Acquire/Store-Release
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#
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# Note rt2 for STREXD/LDREXD is set by the helper after checking rt is even.
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@strex ---- .... .... rn:4 rd:4 .... .... rt:4 \
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&strex imm=0 rt2=15
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@ldrex ---- .... .... rn:4 rt:4 .... .... .... \
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&ldrex imm=0 rt2=15
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@stl ---- .... .... rn:4 .... .... .... rt:4 \
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|
&ldrex imm=0 rt2=15
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STREX .... 0001 1000 .... .... 1111 1001 .... @strex
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STREXD_a32 .... 0001 1010 .... .... 1111 1001 .... @strex
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STREXB .... 0001 1100 .... .... 1111 1001 .... @strex
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STREXH .... 0001 1110 .... .... 1111 1001 .... @strex
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STLEX .... 0001 1000 .... .... 1110 1001 .... @strex
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STLEXD_a32 .... 0001 1010 .... .... 1110 1001 .... @strex
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STLEXB .... 0001 1100 .... .... 1110 1001 .... @strex
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|
STLEXH .... 0001 1110 .... .... 1110 1001 .... @strex
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STL .... 0001 1000 .... 1111 1100 1001 .... @stl
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STLB .... 0001 1100 .... 1111 1100 1001 .... @stl
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STLH .... 0001 1110 .... 1111 1100 1001 .... @stl
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LDREX .... 0001 1001 .... .... 1111 1001 1111 @ldrex
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LDREXD_a32 .... 0001 1011 .... .... 1111 1001 1111 @ldrex
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LDREXB .... 0001 1101 .... .... 1111 1001 1111 @ldrex
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|
LDREXH .... 0001 1111 .... .... 1111 1001 1111 @ldrex
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LDAEX .... 0001 1001 .... .... 1110 1001 1111 @ldrex
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LDAEXD_a32 .... 0001 1011 .... .... 1110 1001 1111 @ldrex
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|
LDAEXB .... 0001 1101 .... .... 1110 1001 1111 @ldrex
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|
LDAEXH .... 0001 1111 .... .... 1110 1001 1111 @ldrex
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LDA .... 0001 1001 .... .... 1100 1001 1111 @ldrex
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LDAB .... 0001 1101 .... .... 1100 1001 1111 @ldrex
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LDAH .... 0001 1111 .... .... 1100 1001 1111 @ldrex
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# Media instructions
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# usad8 is usada8 w/ ra=15
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USADA8 ---- 0111 1000 rd:4 ra:4 rm:4 0001 rn:4
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# ubfx and sbfx
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@bfx ---- .... ... widthm1:5 rd:4 lsb:5 ... rn:4 &bfx
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SBFX .... 0111 101 ..... .... ..... 101 .... @bfx
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UBFX .... 0111 111 ..... .... ..... 101 .... @bfx
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# bfc is bfi w/ rn=15
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BFCI ---- 0111 110 msb:5 rd:4 lsb:5 001 rn:4 &bfi
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# While we could get UDEF by not including this, add the pattern for
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# documentation and to conflict with any other typos in this file.
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UDF 1110 0111 1111 ---- ---- ---- 1111 ----
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# Parallel addition and subtraction
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SADD16 .... 0110 0001 .... .... 1111 0001 .... @rndm
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SASX .... 0110 0001 .... .... 1111 0011 .... @rndm
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SSAX .... 0110 0001 .... .... 1111 0101 .... @rndm
|
|
SSUB16 .... 0110 0001 .... .... 1111 0111 .... @rndm
|
|
SADD8 .... 0110 0001 .... .... 1111 1001 .... @rndm
|
|
SSUB8 .... 0110 0001 .... .... 1111 1111 .... @rndm
|
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|
QADD16 .... 0110 0010 .... .... 1111 0001 .... @rndm
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|
QASX .... 0110 0010 .... .... 1111 0011 .... @rndm
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|
QSAX .... 0110 0010 .... .... 1111 0101 .... @rndm
|
|
QSUB16 .... 0110 0010 .... .... 1111 0111 .... @rndm
|
|
QADD8 .... 0110 0010 .... .... 1111 1001 .... @rndm
|
|
QSUB8 .... 0110 0010 .... .... 1111 1111 .... @rndm
|
|
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|
SHADD16 .... 0110 0011 .... .... 1111 0001 .... @rndm
|
|
SHASX .... 0110 0011 .... .... 1111 0011 .... @rndm
|
|
SHSAX .... 0110 0011 .... .... 1111 0101 .... @rndm
|
|
SHSUB16 .... 0110 0011 .... .... 1111 0111 .... @rndm
|
|
SHADD8 .... 0110 0011 .... .... 1111 1001 .... @rndm
|
|
SHSUB8 .... 0110 0011 .... .... 1111 1111 .... @rndm
|
|
|
|
UADD16 .... 0110 0101 .... .... 1111 0001 .... @rndm
|
|
UASX .... 0110 0101 .... .... 1111 0011 .... @rndm
|
|
USAX .... 0110 0101 .... .... 1111 0101 .... @rndm
|
|
USUB16 .... 0110 0101 .... .... 1111 0111 .... @rndm
|
|
UADD8 .... 0110 0101 .... .... 1111 1001 .... @rndm
|
|
USUB8 .... 0110 0101 .... .... 1111 1111 .... @rndm
|
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|
|
UQADD16 .... 0110 0110 .... .... 1111 0001 .... @rndm
|
|
UQASX .... 0110 0110 .... .... 1111 0011 .... @rndm
|
|
UQSAX .... 0110 0110 .... .... 1111 0101 .... @rndm
|
|
UQSUB16 .... 0110 0110 .... .... 1111 0111 .... @rndm
|
|
UQADD8 .... 0110 0110 .... .... 1111 1001 .... @rndm
|
|
UQSUB8 .... 0110 0110 .... .... 1111 1111 .... @rndm
|
|
|
|
UHADD16 .... 0110 0111 .... .... 1111 0001 .... @rndm
|
|
UHASX .... 0110 0111 .... .... 1111 0011 .... @rndm
|
|
UHSAX .... 0110 0111 .... .... 1111 0101 .... @rndm
|
|
UHSUB16 .... 0110 0111 .... .... 1111 0111 .... @rndm
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|
UHADD8 .... 0110 0111 .... .... 1111 1001 .... @rndm
|
|
UHSUB8 .... 0110 0111 .... .... 1111 1111 .... @rndm
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|
# Packing, unpacking, saturation, and reversal
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PKH ---- 0110 1000 rn:4 rd:4 imm:5 tb:1 01 rm:4 &pkh
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@sat ---- .... ... satimm:5 rd:4 imm:5 sh:1 .. rn:4 &sat
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@sat16 ---- .... .... satimm:4 rd:4 .... .... rn:4 \
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&sat imm=0 sh=0
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SSAT .... 0110 101. .... .... .... ..01 .... @sat
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USAT .... 0110 111. .... .... .... ..01 .... @sat
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SSAT16 .... 0110 1010 .... .... 1111 0011 .... @sat16
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|
USAT16 .... 0110 1110 .... .... 1111 0011 .... @sat16
|
|
|
|
@rrr_rot ---- .... .... rn:4 rd:4 rot:2 ...... rm:4 &rrr_rot
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SXTAB16 .... 0110 1000 .... .... ..00 0111 .... @rrr_rot
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|
SXTAB .... 0110 1010 .... .... ..00 0111 .... @rrr_rot
|
|
SXTAH .... 0110 1011 .... .... ..00 0111 .... @rrr_rot
|
|
UXTAB16 .... 0110 1100 .... .... ..00 0111 .... @rrr_rot
|
|
UXTAB .... 0110 1110 .... .... ..00 0111 .... @rrr_rot
|
|
UXTAH .... 0110 1111 .... .... ..00 0111 .... @rrr_rot
|
|
|
|
SEL .... 0110 1000 .... .... 1111 1011 .... @rndm
|
|
REV .... 0110 1011 1111 .... 1111 0011 .... @rdm
|
|
REV16 .... 0110 1011 1111 .... 1111 1011 .... @rdm
|
|
REVSH .... 0110 1111 1111 .... 1111 1011 .... @rdm
|
|
RBIT .... 0110 1111 1111 .... 1111 0011 .... @rdm
|
|
|
|
# Signed multiply, signed and unsigned divide
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@rdmn ---- .... .... rd:4 .... rm:4 .... rn:4 &rrr
|
|
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|
SMLAD .... 0111 0000 .... .... .... 0001 .... @rdamn
|
|
SMLADX .... 0111 0000 .... .... .... 0011 .... @rdamn
|
|
SMLSD .... 0111 0000 .... .... .... 0101 .... @rdamn
|
|
SMLSDX .... 0111 0000 .... .... .... 0111 .... @rdamn
|
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|
|
SDIV .... 0111 0001 .... 1111 .... 0001 .... @rdmn
|
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UDIV .... 0111 0011 .... 1111 .... 0001 .... @rdmn
|
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|
|
SMLALD .... 0111 0100 .... .... .... 0001 .... @rdamn
|
|
SMLALDX .... 0111 0100 .... .... .... 0011 .... @rdamn
|
|
SMLSLD .... 0111 0100 .... .... .... 0101 .... @rdamn
|
|
SMLSLDX .... 0111 0100 .... .... .... 0111 .... @rdamn
|
|
|
|
SMMLA .... 0111 0101 .... .... .... 0001 .... @rdamn
|
|
SMMLAR .... 0111 0101 .... .... .... 0011 .... @rdamn
|
|
SMMLS .... 0111 0101 .... .... .... 1101 .... @rdamn
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|
SMMLSR .... 0111 0101 .... .... .... 1111 .... @rdamn
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# Block data transfer
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STM ---- 100 b:1 i:1 u:1 w:1 0 rn:4 list:16 &ldst_block
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LDM_a32 ---- 100 b:1 i:1 u:1 w:1 1 rn:4 list:16 &ldst_block
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# Branch, branch with link
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%imm26 0:s24 !function=times_4
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@branch ---- .... ........................ &i imm=%imm26
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B .... 1010 ........................ @branch
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BL .... 1011 ........................ @branch
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# Coprocessor instructions
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# We decode MCR, MCR, MRRC and MCRR only, because for QEMU the
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# other coprocessor instructions always UNDEF.
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# The trans_ functions for these will ignore cp values 8..13 for v7 or
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# earlier, and 0..13 for v8 and later, because those areas of the
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|
# encoding space may be used for other things, such as VFP or Neon.
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@mcr ---- .... opc1:3 . crn:4 rt:4 cp:4 opc2:3 . crm:4 &mcr
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@mcrr ---- .... .... rt2:4 rt:4 cp:4 opc1:4 crm:4 &mcrr
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MCRR .... 1100 0100 .... .... .... .... .... @mcrr
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MRRC .... 1100 0101 .... .... .... .... .... @mcrr
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MCR .... 1110 ... 0 .... .... .... ... 1 .... @mcr
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MRC .... 1110 ... 1 .... .... .... ... 1 .... @mcr
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# Supervisor call
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SVC ---- 1111 imm:24 &i
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