target/mips: Convert MSA 3RF instruction format to decodetree (DF_HALF)
Convert 3-register floating-point or fixed-point operations to decodetree. Reviewed-by: Jiaxun Yang <jiaxun.yang@flygoat.com> Signed-off-by: Philippe Mathieu-Daudé <f4bug@amsat.org> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-Id: <20211028210843.2120802-19-f4bug@amsat.org>
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ff29e5d3c0
@ -22,6 +22,7 @@
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%bit_df 16:7 !function=bit_df
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%bit_m 16:7 !function=bit_m
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%2r_df_w 16:1 !function=plus_2
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%3r_df_h 21:1 !function=plus_1
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@lsa ...... rs:5 rt:5 rd:5 ... sa:2 ...... &r
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@ldst ...... sa:s10 ws:5 wd:5 .... df:2 &msa_i
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@ -30,6 +31,7 @@
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@vec ...... ..... wt:5 ws:5 wd:5 ...... &msa_r df=0
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@2r ...... ........ df:2 ws:5 wd:5 ...... &msa_r wt=0
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@2rf ...... ......... . ws:5 wd:5 ...... &msa_r wt=0 df=%2r_df_w
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@3rf_h ...... .... . wt:5 ws:5 wd:5 ...... &msa_r df=%3r_df_h
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@u5 ...... ... df:2 sa:5 ws:5 wd:5 ...... &msa_i
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||||
@s5 ...... ... df:2 sa:s5 ws:5 wd:5 ...... &msa_i
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@i8_df ...... df:2 sa:s8 ws:5 wd:5 ...... &msa_i
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@ -84,6 +86,13 @@ BNZ 010001 111 .. ..... ................ @bz
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SRARI 011110 010 ....... ..... ..... 001010 @bit
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SRLRI 011110 011 ....... ..... ..... 001010 @bit
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MUL_Q 011110 0100 . ..... ..... ..... 011100 @3rf_h
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||||
MADD_Q 011110 0101 . ..... ..... ..... 011100 @3rf_h
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||||
MSUB_Q 011110 0110 . ..... ..... ..... 011100 @3rf_h
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||||
MULR_Q 011110 1100 . ..... ..... ..... 011100 @3rf_h
|
||||
MADDR_Q 011110 1101 . ..... ..... ..... 011100 @3rf_h
|
||||
MSUBR_Q 011110 1110 . ..... ..... ..... 011100 @3rf_h
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||||
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||||
AND_V 011110 00000 ..... ..... ..... 011110 @vec
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||||
OR_V 011110 00001 ..... ..... ..... 011110 @vec
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||||
NOR_V 011110 00010 ..... ..... ..... 011110 @vec
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@ -20,6 +20,11 @@
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||||
static int bit_m(DisasContext *ctx, int x);
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||||
static int bit_df(DisasContext *ctx, int x);
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static inline int plus_1(DisasContext *s, int x)
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{
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return x + 1;
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||||
}
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||||
static inline int plus_2(DisasContext *s, int x)
|
||||
{
|
||||
return x + 2;
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||||
@ -138,12 +143,9 @@ enum {
|
||||
OPC_FCNE_df = (0x3 << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FCLT_df = (0x4 << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMADD_df = (0x4 << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_MUL_Q_df = (0x4 << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FCULT_df = (0x5 << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMSUB_df = (0x5 << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_MADD_Q_df = (0x5 << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FCLE_df = (0x6 << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_MSUB_Q_df = (0x6 << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FCULE_df = (0x7 << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FEXP2_df = (0x7 << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_FSAF_df = (0x8 << 22) | OPC_MSA_3RF_1A,
|
||||
@ -157,13 +159,10 @@ enum {
|
||||
OPC_FSNE_df = (0xB << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FSLT_df = (0xC << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMIN_df = (0xC << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_MULR_Q_df = (0xC << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FSULT_df = (0xD << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMIN_A_df = (0xD << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_MADDR_Q_df = (0xD << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FSLE_df = (0xE << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMAX_df = (0xE << 22) | OPC_MSA_3RF_1B,
|
||||
OPC_MSUBR_Q_df = (0xE << 22) | OPC_MSA_3RF_1C,
|
||||
OPC_FSULE_df = (0xF << 22) | OPC_MSA_3RF_1A,
|
||||
OPC_FMAX_A_df = (0xF << 22) | OPC_MSA_3RF_1B,
|
||||
};
|
||||
@ -507,6 +506,22 @@ TRANS(SAT_U, trans_msa_bit, gen_helper_msa_sat_u_df);
|
||||
TRANS(SRARI, trans_msa_bit, gen_helper_msa_srari_df);
|
||||
TRANS(SRLRI, trans_msa_bit, gen_helper_msa_srlri_df);
|
||||
|
||||
static bool trans_msa_3rf(DisasContext *ctx, arg_msa_r *a,
|
||||
gen_helper_piiii *gen_msa_3rf)
|
||||
{
|
||||
if (!check_msa_enabled(ctx)) {
|
||||
return true;
|
||||
}
|
||||
|
||||
gen_msa_3rf(cpu_env,
|
||||
tcg_constant_i32(a->df),
|
||||
tcg_constant_i32(a->wd),
|
||||
tcg_constant_i32(a->ws),
|
||||
tcg_constant_i32(a->wt));
|
||||
|
||||
return true;
|
||||
}
|
||||
|
||||
static bool trans_msa_3r(DisasContext *ctx, arg_msa_r *a,
|
||||
gen_helper_piii *gen_msa_3r)
|
||||
{
|
||||
@ -1682,6 +1697,13 @@ static void gen_msa_elm(DisasContext *ctx)
|
||||
gen_msa_elm_df(ctx, df, n);
|
||||
}
|
||||
|
||||
TRANS(MUL_Q, trans_msa_3rf, gen_helper_msa_mul_q_df);
|
||||
TRANS(MADD_Q, trans_msa_3rf, gen_helper_msa_madd_q_df);
|
||||
TRANS(MSUB_Q, trans_msa_3rf, gen_helper_msa_msub_q_df);
|
||||
TRANS(MULR_Q, trans_msa_3rf, gen_helper_msa_mulr_q_df);
|
||||
TRANS(MADDR_Q, trans_msa_3rf, gen_helper_msa_maddr_q_df);
|
||||
TRANS(MSUBR_Q, trans_msa_3rf, gen_helper_msa_msubr_q_df);
|
||||
|
||||
static void gen_msa_3rf(DisasContext *ctx)
|
||||
{
|
||||
#define MASK_MSA_3RF(op) (MASK_MSA_MINOR(op) | (op & (0xf << 22)))
|
||||
@ -1693,22 +1715,8 @@ static void gen_msa_3rf(DisasContext *ctx)
|
||||
TCGv_i32 twd = tcg_const_i32(wd);
|
||||
TCGv_i32 tws = tcg_const_i32(ws);
|
||||
TCGv_i32 twt = tcg_const_i32(wt);
|
||||
TCGv_i32 tdf;
|
||||
|
||||
/* adjust df value for floating-point instruction */
|
||||
switch (MASK_MSA_3RF(ctx->opcode)) {
|
||||
case OPC_MUL_Q_df:
|
||||
case OPC_MADD_Q_df:
|
||||
case OPC_MSUB_Q_df:
|
||||
case OPC_MULR_Q_df:
|
||||
case OPC_MADDR_Q_df:
|
||||
case OPC_MSUBR_Q_df:
|
||||
tdf = tcg_constant_i32(DF_HALF + df);
|
||||
break;
|
||||
default:
|
||||
tdf = tcg_constant_i32(DF_WORD + df);
|
||||
break;
|
||||
}
|
||||
TCGv_i32 tdf = tcg_constant_i32(DF_WORD + df);
|
||||
|
||||
switch (MASK_MSA_3RF(ctx->opcode)) {
|
||||
case OPC_FCAF_df:
|
||||
@ -1750,24 +1758,15 @@ static void gen_msa_3rf(DisasContext *ctx)
|
||||
case OPC_FMADD_df:
|
||||
gen_helper_msa_fmadd_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MUL_Q_df:
|
||||
gen_helper_msa_mul_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FCULT_df:
|
||||
gen_helper_msa_fcult_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FMSUB_df:
|
||||
gen_helper_msa_fmsub_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MADD_Q_df:
|
||||
gen_helper_msa_madd_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FCLE_df:
|
||||
gen_helper_msa_fcle_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MSUB_Q_df:
|
||||
gen_helper_msa_msub_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FCULE_df:
|
||||
gen_helper_msa_fcule_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
@ -1807,27 +1806,18 @@ static void gen_msa_3rf(DisasContext *ctx)
|
||||
case OPC_FMIN_df:
|
||||
gen_helper_msa_fmin_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MULR_Q_df:
|
||||
gen_helper_msa_mulr_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FSULT_df:
|
||||
gen_helper_msa_fsult_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FMIN_A_df:
|
||||
gen_helper_msa_fmin_a_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MADDR_Q_df:
|
||||
gen_helper_msa_maddr_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FSLE_df:
|
||||
gen_helper_msa_fsle_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FMAX_df:
|
||||
gen_helper_msa_fmax_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_MSUBR_Q_df:
|
||||
gen_helper_msa_msubr_q_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
case OPC_FSULE_df:
|
||||
gen_helper_msa_fsule_df(cpu_env, tdf, twd, tws, twt);
|
||||
break;
|
||||
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