target/arm: Convert scalar [US]QSHRN, [US]QRSHRN, SQSHRUN to decodetree
Reviewed-by: Peter Maydell <peter.maydell@linaro.org> Signed-off-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20240912024114.1097832-30-richard.henderson@linaro.org Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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f21b07e272
@ -1328,6 +1328,12 @@ SQRSHRUN_v 0.10 11110 .... ... 10001 1 ..... ..... @q_shri_s
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# Advanced SIMD scalar shift by immediate
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# Advanced SIMD scalar shift by immediate
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@shri_b .... ..... 0001 ... ..... . rn:5 rd:5 \
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&rri_e esz=0 imm=%neon_rshift_i3
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@shri_h .... ..... 001 .... ..... . rn:5 rd:5 \
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&rri_e esz=1 imm=%neon_rshift_i4
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@shri_s .... ..... 01 ..... ..... . rn:5 rd:5 \
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&rri_e esz=2 imm=%neon_rshift_i5
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@shri_d .... ..... 1 ...... ..... . rn:5 rd:5 \
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@shri_d .... ..... 1 ...... ..... . rn:5 rd:5 \
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&rri_e esz=3 imm=%neon_rshift_i6
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&rri_e esz=3 imm=%neon_rshift_i6
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@ -1363,3 +1369,27 @@ SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_b
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SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_h
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SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_h
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SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_s
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SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_s
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||||||
SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_d
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SQSHLU_si 0111 11110 .... ... 01100 1 ..... ..... @shli_d
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SQSHRN_si 0101 11110 .... ... 10010 1 ..... ..... @shri_b
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SQSHRN_si 0101 11110 .... ... 10010 1 ..... ..... @shri_h
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SQSHRN_si 0101 11110 .... ... 10010 1 ..... ..... @shri_s
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UQSHRN_si 0111 11110 .... ... 10010 1 ..... ..... @shri_b
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UQSHRN_si 0111 11110 .... ... 10010 1 ..... ..... @shri_h
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UQSHRN_si 0111 11110 .... ... 10010 1 ..... ..... @shri_s
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SQSHRUN_si 0111 11110 .... ... 10000 1 ..... ..... @shri_b
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SQSHRUN_si 0111 11110 .... ... 10000 1 ..... ..... @shri_h
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SQSHRUN_si 0111 11110 .... ... 10000 1 ..... ..... @shri_s
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SQRSHRN_si 0101 11110 .... ... 10011 1 ..... ..... @shri_b
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SQRSHRN_si 0101 11110 .... ... 10011 1 ..... ..... @shri_h
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SQRSHRN_si 0101 11110 .... ... 10011 1 ..... ..... @shri_s
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UQRSHRN_si 0111 11110 .... ... 10011 1 ..... ..... @shri_b
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UQRSHRN_si 0111 11110 .... ... 10011 1 ..... ..... @shri_h
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UQRSHRN_si 0111 11110 .... ... 10011 1 ..... ..... @shri_s
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SQRSHRUN_si 0111 11110 .... ... 10001 1 ..... ..... @shri_b
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SQRSHRUN_si 0111 11110 .... ... 10001 1 ..... ..... @shri_h
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SQRSHRUN_si 0111 11110 .... ... 10001 1 ..... ..... @shri_s
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@ -7456,6 +7456,35 @@ TRANS(SQSHL_si, do_scalar_shift_imm, a, f_scalar_sqshli[a->esz], false, 0)
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TRANS(UQSHL_si, do_scalar_shift_imm, a, f_scalar_uqshli[a->esz], false, 0)
|
TRANS(UQSHL_si, do_scalar_shift_imm, a, f_scalar_uqshli[a->esz], false, 0)
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||||||
TRANS(SQSHLU_si, do_scalar_shift_imm, a, f_scalar_sqshlui[a->esz], false, 0)
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TRANS(SQSHLU_si, do_scalar_shift_imm, a, f_scalar_sqshlui[a->esz], false, 0)
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static bool do_scalar_shift_imm_narrow(DisasContext *s, arg_rri_e *a,
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WideShiftImmFn * const fns[3],
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MemOp sign, bool zext)
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{
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MemOp esz = a->esz;
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tcg_debug_assert(esz >= MO_8 && esz <= MO_32);
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if (fp_access_check(s)) {
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TCGv_i64 rd = tcg_temp_new_i64();
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TCGv_i64 rn = tcg_temp_new_i64();
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read_vec_element(s, rn, a->rn, 0, (esz + 1) | sign);
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fns[esz](rd, rn, a->imm);
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if (zext) {
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tcg_gen_ext_i64(rd, rd, esz);
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}
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write_fp_dreg(s, a->rd, rd);
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}
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return true;
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}
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TRANS(SQSHRN_si, do_scalar_shift_imm_narrow, a, sqshrn_fns, MO_SIGN, true)
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TRANS(SQRSHRN_si, do_scalar_shift_imm_narrow, a, sqrshrn_fns, MO_SIGN, true)
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|
TRANS(UQSHRN_si, do_scalar_shift_imm_narrow, a, uqshrn_fns, 0, false)
|
||||||
|
TRANS(UQRSHRN_si, do_scalar_shift_imm_narrow, a, uqrshrn_fns, 0, false)
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||||||
|
TRANS(SQSHRUN_si, do_scalar_shift_imm_narrow, a, sqshrun_fns, MO_SIGN, false)
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||||||
|
TRANS(SQRSHRUN_si, do_scalar_shift_imm_narrow, a, sqrshrun_fns, MO_SIGN, false)
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||||||
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/* Shift a TCGv src by TCGv shift_amount, put result in dst.
|
/* Shift a TCGv src by TCGv shift_amount, put result in dst.
|
||||||
* Note that it is the caller's responsibility to ensure that the
|
* Note that it is the caller's responsibility to ensure that the
|
||||||
* shift amount is in range (ie 0..31 or 0..63) and provide the ARM
|
* shift amount is in range (ie 0..31 or 0..63) and provide the ARM
|
||||||
@ -9635,119 +9664,6 @@ static void disas_data_proc_fp(DisasContext *s, uint32_t insn)
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|||||||
}
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}
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||||||
}
|
}
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/*
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* Common SSHR[RA]/USHR[RA] - Shift right (optional rounding/accumulate)
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*
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* This code is handles the common shifting code and is used by both
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* the vector and scalar code.
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*/
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static void handle_shri_with_rndacc(TCGv_i64 tcg_res, TCGv_i64 tcg_src,
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bool round, bool accumulate,
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bool is_u, int size, int shift)
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{
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if (!round) {
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||||||
if (is_u) {
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||||||
gen_ushr_d(tcg_src, tcg_src, shift);
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||||||
} else {
|
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||||||
gen_sshr_d(tcg_src, tcg_src, shift);
|
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||||||
}
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||||||
} else if (size == MO_64) {
|
|
||||||
if (is_u) {
|
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||||||
gen_urshr_d(tcg_src, tcg_src, shift);
|
|
||||||
} else {
|
|
||||||
gen_srshr_d(tcg_src, tcg_src, shift);
|
|
||||||
}
|
|
||||||
} else {
|
|
||||||
if (is_u) {
|
|
||||||
gen_urshr_bhs(tcg_src, tcg_src, shift);
|
|
||||||
} else {
|
|
||||||
gen_srshr_bhs(tcg_src, tcg_src, shift);
|
|
||||||
}
|
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||||||
}
|
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||||||
|
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||||||
if (accumulate) {
|
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||||||
tcg_gen_add_i64(tcg_res, tcg_res, tcg_src);
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||||||
} else {
|
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||||||
tcg_gen_mov_i64(tcg_res, tcg_src);
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||||||
}
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||||||
}
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/* SQSHRN/SQSHRUN - Saturating (signed/unsigned) shift right with
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* (signed/unsigned) narrowing */
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static void handle_vec_simd_sqshrn(DisasContext *s, bool is_scalar, bool is_q,
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bool is_u_shift, bool is_u_narrow,
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int immh, int immb, int opcode,
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int rn, int rd)
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{
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int immhb = immh << 3 | immb;
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int size = 32 - clz32(immh) - 1;
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int esize = 8 << size;
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int shift = (2 * esize) - immhb;
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int elements = is_scalar ? 1 : (64 / esize);
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bool round = extract32(opcode, 0, 1);
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MemOp ldop = (size + 1) | (is_u_shift ? 0 : MO_SIGN);
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||||||
TCGv_i64 tcg_rn, tcg_rd, tcg_final;
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||||||
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||||||
static NeonGenOne64OpEnvFn * const signed_narrow_fns[4][2] = {
|
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||||||
{ gen_helper_neon_narrow_sat_s8,
|
|
||||||
gen_helper_neon_unarrow_sat8 },
|
|
||||||
{ gen_helper_neon_narrow_sat_s16,
|
|
||||||
gen_helper_neon_unarrow_sat16 },
|
|
||||||
{ gen_helper_neon_narrow_sat_s32,
|
|
||||||
gen_helper_neon_unarrow_sat32 },
|
|
||||||
{ NULL, NULL },
|
|
||||||
};
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|
||||||
static NeonGenOne64OpEnvFn * const unsigned_narrow_fns[4] = {
|
|
||||||
gen_helper_neon_narrow_sat_u8,
|
|
||||||
gen_helper_neon_narrow_sat_u16,
|
|
||||||
gen_helper_neon_narrow_sat_u32,
|
|
||||||
NULL
|
|
||||||
};
|
|
||||||
NeonGenOne64OpEnvFn *narrowfn;
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||||||
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||||||
int i;
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||||||
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assert(size < 4);
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if (extract32(immh, 3, 1)) {
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unallocated_encoding(s);
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return;
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}
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||||||
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||||||
if (!fp_access_check(s)) {
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return;
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}
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if (is_u_shift) {
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||||||
narrowfn = unsigned_narrow_fns[size];
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} else {
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narrowfn = signed_narrow_fns[size][is_u_narrow ? 1 : 0];
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|
||||||
}
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||||||
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||||||
tcg_rn = tcg_temp_new_i64();
|
|
||||||
tcg_rd = tcg_temp_new_i64();
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|
||||||
tcg_final = tcg_temp_new_i64();
|
|
||||||
|
|
||||||
for (i = 0; i < elements; i++) {
|
|
||||||
read_vec_element(s, tcg_rn, rn, i, ldop);
|
|
||||||
handle_shri_with_rndacc(tcg_rd, tcg_rn, round,
|
|
||||||
false, is_u_shift, size+1, shift);
|
|
||||||
narrowfn(tcg_rd, tcg_env, tcg_rd);
|
|
||||||
if (i == 0) {
|
|
||||||
tcg_gen_extract_i64(tcg_final, tcg_rd, 0, esize);
|
|
||||||
} else {
|
|
||||||
tcg_gen_deposit_i64(tcg_final, tcg_final, tcg_rd, esize * i, esize);
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||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
if (!is_q) {
|
|
||||||
write_vec_element(s, tcg_final, rd, 0, MO_64);
|
|
||||||
} else {
|
|
||||||
write_vec_element(s, tcg_final, rd, 1, MO_64);
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|
||||||
}
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||||||
clear_vec_high(s, is_q, rd);
|
|
||||||
}
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||||||
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||||||
/* Common vector code for handling integer to FP conversion */
|
/* Common vector code for handling integer to FP conversion */
|
||||||
static void handle_simd_intfp_conv(DisasContext *s, int rd, int rn,
|
static void handle_simd_intfp_conv(DisasContext *s, int rd, int rn,
|
||||||
int elements, int is_signed,
|
int elements, int is_signed,
|
||||||
@ -10013,20 +9929,6 @@ static void disas_simd_scalar_shift_imm(DisasContext *s, uint32_t insn)
|
|||||||
handle_simd_shift_intfp_conv(s, true, false, is_u, immh, immb,
|
handle_simd_shift_intfp_conv(s, true, false, is_u, immh, immb,
|
||||||
opcode, rn, rd);
|
opcode, rn, rd);
|
||||||
break;
|
break;
|
||||||
case 0x10: /* SQSHRUN, SQSHRUN2 */
|
|
||||||
case 0x11: /* SQRSHRUN, SQRSHRUN2 */
|
|
||||||
if (!is_u) {
|
|
||||||
unallocated_encoding(s);
|
|
||||||
return;
|
|
||||||
}
|
|
||||||
handle_vec_simd_sqshrn(s, true, false, false, true,
|
|
||||||
immh, immb, opcode, rn, rd);
|
|
||||||
break;
|
|
||||||
case 0x12: /* SQSHRN, SQSHRN2, UQSHRN */
|
|
||||||
case 0x13: /* SQRSHRN, SQRSHRN2, UQRSHRN, UQRSHRN2 */
|
|
||||||
handle_vec_simd_sqshrn(s, true, false, is_u, is_u,
|
|
||||||
immh, immb, opcode, rn, rd);
|
|
||||||
break;
|
|
||||||
case 0x1f: /* FCVTZS, FCVTZU */
|
case 0x1f: /* FCVTZS, FCVTZU */
|
||||||
handle_simd_shift_fpint_conv(s, true, false, is_u, immh, immb, rn, rd);
|
handle_simd_shift_fpint_conv(s, true, false, is_u, immh, immb, rn, rd);
|
||||||
break;
|
break;
|
||||||
@ -10039,6 +9941,10 @@ static void disas_simd_scalar_shift_imm(DisasContext *s, uint32_t insn)
|
|||||||
case 0x0a: /* SHL / SLI */
|
case 0x0a: /* SHL / SLI */
|
||||||
case 0x0c: /* SQSHLU */
|
case 0x0c: /* SQSHLU */
|
||||||
case 0x0e: /* SQSHL, UQSHL */
|
case 0x0e: /* SQSHL, UQSHL */
|
||||||
|
case 0x10: /* SQSHRUN */
|
||||||
|
case 0x11: /* SQRSHRUN */
|
||||||
|
case 0x12: /* SQSHRN, UQSHRN */
|
||||||
|
case 0x13: /* SQRSHRN, UQRSHRN */
|
||||||
unallocated_encoding(s);
|
unallocated_encoding(s);
|
||||||
break;
|
break;
|
||||||
}
|
}
|
||||||
|
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