target/mips: Add organizational chart of MXU ASE
Add a comment that contains an organizational chart of MXU ASE instructions. Reviewed-by: Stefan Markovic <smarkovic@wavecomp.com> Signed-off-by: Aleksandar Markovic <amarkovic@wavecomp.com>
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1d0e663c5f
commit
9ef5bff97b
@ -1490,6 +1490,161 @@ enum {
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* Q16SCOP XRa, XRb, XRc, XRd S32M2I XRa, Rb
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* Q16SAT XRa, XRb, XRc S32I2M XRa, Rb
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*
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*
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* bits
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* 05..00
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*
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* ┌─ 000000 ─ OPC_MXU_S32MADD
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* ├─ 000001 ─ OPC_MXU_S32MADDU
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* ├─ 000010 ─ <not assigned>
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* │ 20..18
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||||
* ├─ 000011 ─ OPC_MXU__POOL00 ─┬─ 000 ─ OPC_MXU_S32MAX
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* │ ├─ 001 ─ OPC_MXU_S32MIN
|
||||
* │ ├─ 010 ─ OPC_MXU_D16MAX
|
||||
* │ ├─ 011 ─ OPC_MXU_D16MIN
|
||||
* │ ├─ 100 ─ OPC_MXU_Q8MAX
|
||||
* │ ├─ 101 ─ OPC_MXU_Q8MIN
|
||||
* │ ├─ 110 ─ OPC_MXU_Q8SLT
|
||||
* │ └─ 111 ─ OPC_MXU_Q8SLTU
|
||||
* ├─ 000100 ─ OPC_MXU_S32MSUB
|
||||
* ├─ 000101 ─ OPC_MXU_S32MSUBU 20..18
|
||||
* ├─ 000110 ─ OPC_MXU__POOL01 ─┬─ 000 ─ OPC_MXU_S32SLT
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||||
* │ ├─ 001 ─ OPC_MXU_D16SLT
|
||||
* │ ├─ 010 ─ OPC_MXU_D16AVG
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||||
* │ ├─ 011 ─ OPC_MXU_D16AVGR
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* │ ├─ 100 ─ OPC_MXU_Q8AVG
|
||||
* │ ├─ 101 ─ OPC_MXU_Q8AVGR
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||||
* │ └─ 111 ─ OPC_MXU_Q8ADD
|
||||
* │
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* │ 20..18
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||||
* ├─ 000111 ─ OPC_MXU__POOL02 ─┬─ 000 ─ OPC_MXU_S32CPS
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||||
* │ ├─ 010 ─ OPC_MXU_D16CPS
|
||||
* │ ├─ 100 ─ OPC_MXU_Q8ABD
|
||||
* │ └─ 110 ─ OPC_MXU_Q16SAT
|
||||
* ├─ 001000 ─ OPC_MXU_D16MUL
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* │ 25..24
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||||
* ├─ 001001 ─ OPC_MXU__POOL03 ─┬─ 00 ─ OPC_MXU_D16MULF
|
||||
* │ └─ 01 ─ OPC_MXU_D16MULE
|
||||
* ├─ 001010 ─ OPC_MXU_D16MAC
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||||
* ├─ 001011 ─ OPC_MXU_D16MACF
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||||
* ├─ 001100 ─ OPC_MXU_D16MADL
|
||||
* │ 25..24
|
||||
* ├─ 001101 ─ OPC_MXU__POOL04 ─┬─ 00 ─ OPC_MXU_S16MAD
|
||||
* │ └─ 01 ─ OPC_MXU_S16MAD_1
|
||||
* ├─ 001110 ─ OPC_MXU_Q16ADD
|
||||
* ├─ 001111 ─ OPC_MXU_D16MACE
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* │ 23
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||||
* ├─ 010000 ─ OPC_MXU__POOL05 ─┬─ 0 ─ OPC_MXU_S32LDD
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||||
* │ └─ 1 ─ OPC_MXU_S32LDDR
|
||||
* │
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* │ 23
|
||||
* ├─ 010001 ─ OPC_MXU__POOL06 ─┬─ 0 ─ OPC_MXU_S32STD
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||||
* │ └─ 1 ─ OPC_MXU_S32STDR
|
||||
* │
|
||||
* │ 13..10
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||||
* ├─ 010010 ─ OPC_MXU__POOL07 ─┬─ 0000 ─ OPC_MXU_S32LDDV
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||||
* │ └─ 0001 ─ OPC_MXU_S32LDDVR
|
||||
* │
|
||||
* │ 13..10
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||||
* ├─ 010011 ─ OPC_MXU__POOL08 ─┬─ 0000 ─ OPC_MXU_S32STDV
|
||||
* │ └─ 0001 ─ OPC_MXU_S32STDVR
|
||||
* │
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* │ 23
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* ├─ 010100 ─ OPC_MXU__POOL09 ─┬─ 0 ─ OPC_MXU_S32LDI
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||||
* │ └─ 1 ─ OPC_MXU_S32LDIR
|
||||
* │
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* │ 23
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||||
* ├─ 010101 ─ OPC_MXU__POOL10 ─┬─ 0 ─ OPC_MXU_S32SDI
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||||
* │ └─ 1 ─ OPC_MXU_S32SDIR
|
||||
* │
|
||||
* │ 13..10
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||||
* ├─ 010110 ─ OPC_MXU__POOL11 ─┬─ 0000 ─ OPC_MXU_S32LDIV
|
||||
* │ └─ 0001 ─ OPC_MXU_S32LDIVR
|
||||
* │
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||||
* │ 13..10
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||||
* ├─ 010111 ─ OPC_MXU__POOL12 ─┬─ 0000 ─ OPC_MXU_S32SDIV
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||||
* │ └─ 0001 ─ OPC_MXU_S32SDIVR
|
||||
* ├─ 011000 ─ OPC_MXU_D32ADD
|
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* │ 23..22
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||||
* MXU ├─ 011001 ─ OPC_MXU__POOL13 ─┬─ 00 ─ OPC_MXU_D32ACC
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* opcodes ─┤ ├─ 01 ─ OPC_MXU_D32ACCM
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||||
* │ └─ 10 ─ OPC_MXU_D32ASUM
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||||
* ├─ 011010 ─ <not assigned>
|
||||
* │ 23..22
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||||
* ├─ 011011 ─ OPC_MXU__POOL14 ─┬─ 00 ─ OPC_MXU_Q16ACC
|
||||
* │ ├─ 01 ─ OPC_MXU_Q16ACCM
|
||||
* │ └─ 10 ─ OPC_MXU_Q16ASUM
|
||||
* │
|
||||
* │ 23..22
|
||||
* ├─ 011100 ─ OPC_MXU__POOL15 ─┬─ 00 ─ OPC_MXU_Q8ADDE
|
||||
* │ ├─ 01 ─ OPC_MXU_D8SUM
|
||||
* ├─ 011101 ─ OPC_MXU_Q8ACCE └─ 10 ─ OPC_MXU_D8SUMC
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* ├─ 011110 ─ <not assigned>
|
||||
* ├─ 011111 ─ <not assigned>
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||||
* ├─ 100000 ─ <not assigned>
|
||||
* ├─ 100001 ─ <not assigned>
|
||||
* ├─ 100010 ─ OPC_MXU_S8LDD
|
||||
* ├─ 100011 ─ OPC_MXU_S8STD
|
||||
* ├─ 100100 ─ OPC_MXU_S8LDI
|
||||
* ├─ 100101 ─ OPC_MXU_S8SDI
|
||||
* │ 15..14
|
||||
* ├─ 100110 ─ OPC_MXU__POOL16 ─┬─ 00 ─ OPC_MXU_S32MUL
|
||||
* │ ├─ 00 ─ OPC_MXU_S32MULU
|
||||
* │ ├─ 00 ─ OPC_MXU_S32EXTR
|
||||
* │ └─ 00 ─ OPC_MXU_S32EXTRV
|
||||
* │
|
||||
* │ 20..18
|
||||
* ├─ 100111 ─ OPC_MXU__POOL17 ─┬─ 000 ─ OPC_MXU_D32SARW
|
||||
* │ ├─ 001 ─ OPC_MXU_S32ALN
|
||||
* ├─ 101000 ─ OPC_MXU_LXB ├─ 010 ─ OPC_MXU_S32ALNI
|
||||
* ├─ 101001 ─ <not assigned> ├─ 011 ─ OPC_MXU_S32NOR
|
||||
* ├─ 101010 ─ OPC_MXU_S16LDD ├─ 100 ─ OPC_MXU_S32AND
|
||||
* ├─ 101011 ─ OPC_MXU_S16STD ├─ 101 ─ OPC_MXU_S32OR
|
||||
* ├─ 101100 ─ OPC_MXU_S16LDI ├─ 110 ─ OPC_MXU_S32XOR
|
||||
* ├─ 101101 ─ OPC_MXU_S16SDI └─ 111 ─ OPC_MXU_S32LUI
|
||||
* ├─ 101000 ─ <not assigned>
|
||||
* ├─ 101001 ─ <not assigned>
|
||||
* ├─ 101010 ─ <not assigned>
|
||||
* ├─ 101011 ─ <not assigned>
|
||||
* ├─ 101100 ─ <not assigned>
|
||||
* ├─ 101101 ─ <not assigned>
|
||||
* ├─ 101110 ─ OPC_MXU_S32M2I
|
||||
* ├─ 101111 ─ OPC_MXU_S32I2M
|
||||
* ├─ 110000 ─ OPC_MXU_D32SLL
|
||||
* ├─ 110001 ─ OPC_MXU_D32SLR
|
||||
* ├─ 110010 ─ OPC_MXU_D32SARL
|
||||
* ├─ 110011 ─ OPC_MXU_D32SAR
|
||||
* ├─ 110100 ─ OPC_MXU_Q16SLL
|
||||
* ├─ 110101 ─ OPC_MXU_Q16SLR 20..18
|
||||
* ├─ 110110 ─ OPC_MXU__POOL18 ─┬─ 000 ─ OPC_MXU_D32SLLV
|
||||
* │ ├─ 001 ─ OPC_MXU_D32SLRV
|
||||
* │ ├─ 010 ─ OPC_MXU_D32SARV
|
||||
* │ ├─ 011 ─ OPC_MXU_Q16SLLV
|
||||
* │ ├─ 100 ─ OPC_MXU_Q16SLRV
|
||||
* │ └─ 101 ─ OPC_MXU_Q16SARV
|
||||
* ├─ 110111 ─ OPC_MXU_Q16SAR
|
||||
* │ 23..22
|
||||
* ├─ 111000 ─ OPC_MXU__POOL19 ─┬─ 00 ─ OPC_MXU_Q8MUL
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||||
* │ └─ 01 ─ OPC_MXU_Q8MULSU
|
||||
* │
|
||||
* │ 20..18
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* ├─ 111001 ─ OPC_MXU__POOL20 ─┬─ 000 ─ OPC_MXU_Q8MOVZ
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||||
* │ ├─ 001 ─ OPC_MXU_Q8MOVN
|
||||
* │ ├─ 010 ─ OPC_MXU_D16MOVZ
|
||||
* │ ├─ 011 ─ OPC_MXU_D16MOVN
|
||||
* │ ├─ 100 ─ OPC_MXU_S32MOVZ
|
||||
* │ └─ 101 ─ OPC_MXU_S32MOV
|
||||
* │
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* │ 23..22
|
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* ├─ 111010 ─ OPC_MXU__POOL21 ─┬─ 00 ─ OPC_MXU_Q8MAC
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* │ └─ 10 ─ OPC_MXU_Q8MACSU
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* ├─ 111011 ─ OPC_MXU_Q16SCOP
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* ├─ 111100 ─ OPC_MXU_Q8MADL
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* ├─ 111101 ─ OPC_MXU_S32SFL
|
||||
* ├─ 111110 ─ OPC_MXU_Q8SAD
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* └─ 111111 ─ <not assigned>
|
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*
|
||||
*
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* Compiled after:
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* "XBurst® Instruction Set Architecture MIPS eXtension/enhanced Unit
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