CS:CARD1/CARD2 8bit port support.
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uch
parent
fe61f2db84
commit
1917e12c8a
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@ -1,4 +1,4 @@
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/* $NetBSD: txcsbus.c,v 1.1 1999/11/20 19:56:39 uch Exp $ */
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/* $NetBSD: txcsbus.c,v 1.2 1999/12/03 18:15:41 uch Exp $ */
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/*
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* Copyright (c) 1999, by UCHIYAMA Yasushi
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@ -60,7 +60,8 @@ struct cfattach txcsbus_ca = {
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sizeof(struct txcsbus_softc), txcsbus_match, txcsbus_attach
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};
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bus_space_tag_t __txcsbus_alloc_cstag __P((struct txcsbus_softc*, struct cs_handle*));
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||||
bus_space_tag_t __txcsbus_alloc_cstag __P((struct txcsbus_softc*,
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||||
struct cs_handle*));
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||||
int
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txcsbus_match(parent, cf, aux)
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@ -71,15 +72,19 @@ txcsbus_match(parent, cf, aux)
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struct csbus_attach_args *cba = aux;
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platid_mask_t mask;
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if (strcmp(cba->cba_busname, cf->cf_driver->cd_name))
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if (strcmp(cba->cba_busname, cf->cf_driver->cd_name)) {
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return 0;
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}
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if (cf->cf_loc[TXCSBUSIFCF_PLATFORM] == TXCSBUSIFCF_PLATFORM_DEFAULT)
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if (cf->cf_loc[TXCSBUSIFCF_PLATFORM] ==
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TXCSBUSIFCF_PLATFORM_DEFAULT) {
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return 1;
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}
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mask = PLATID_DEREF(cf->cf_loc[TXCSBUSIFCF_PLATFORM]);
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if (platid_match(&platid, &mask))
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||||
if (platid_match(&platid, &mask)) {
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return 2;
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}
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||||
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return 0;
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||||
}
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@ -125,23 +130,27 @@ txcsbus_search(parent, cf, aux)
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ca.ca_csreg.csbase = cf->cf_loc[TXCSBUSCF_REGCSBASE];
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ca.ca_csreg.cssize = cf->cf_loc[TXCSBUSCF_REGCSSIZE];
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||||
ca.ca_csreg.cswidth = cf->cf_loc[TXCSBUSCF_REGCSWIDTH];
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||||
if (ca.ca_csreg.cs != TXCSBUSCF_REGCS_DEFAULT) {
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ca.ca_csreg.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csreg);
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||||
ca.ca_csreg.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csreg);
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||||
}
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||||
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||||
ca.ca_csio.cs = cf->cf_loc[TXCSBUSCF_IOCS];
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||||
ca.ca_csio.csbase = cf->cf_loc[TXCSBUSCF_IOCSBASE];
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||||
ca.ca_csio.cssize = cf->cf_loc[TXCSBUSCF_IOCSSIZE];
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||||
ca.ca_csio.cswidth = cf->cf_loc[TXCSBUSCF_IOCSWIDTH];
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||||
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||||
if (ca.ca_csio.cs != TXCSBUSCF_IOCS_DEFAULT) {
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||||
ca.ca_csio.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csio);
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||||
ca.ca_csio.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csio);
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||||
}
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||||
ca.ca_csmem.cs = cf->cf_loc[TXCSBUSCF_MEMCS];
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||||
ca.ca_csmem.csbase = cf->cf_loc[TXCSBUSCF_MEMCSBASE];
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||||
ca.ca_csmem.cssize = cf->cf_loc[TXCSBUSCF_MEMCSSIZE];
|
||||
ca.ca_csmem.cswidth = cf->cf_loc[TXCSBUSCF_MEMCSWIDTH];
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||||
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||||
if (ca.ca_csmem.cs != TXCSBUSCF_MEMCS_DEFAULT) {
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||||
ca.ca_csmem.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csmem);
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||||
ca.ca_csmem.cstag = __txcsbus_alloc_cstag(sc, &ca.ca_csmem);
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||||
}
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||||
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||||
ca.ca_irq1 = cf->cf_loc[TXCSBUSCF_IRQ1];
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@ -166,20 +175,32 @@ __txcsbus_alloc_cstag(sc, csh)
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paddr_t cs_addr;
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psize_t cs_size;
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||||
} __csmap[] = {
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||||
[TX39_CS0] = {"CS0(ROM)" , TX39_SYSADDR_CS0 ,TX39_SYSADDR_CS_SIZE},
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||||
[TX39_CS1] = {"CS1" , TX39_SYSADDR_CS1 ,TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_CS2] = {"CS2" , TX39_SYSADDR_CS2 ,TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_CS3] = {"CS3" , TX39_SYSADDR_CS3 ,TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_MCS0] = {"MCS0" , TX39_SYSADDR_MCS0 ,TX39_SYSADDR_MCS_SIZE},
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||||
[TX39_MCS1] = {"MCS1" , TX39_SYSADDR_MCS1 ,TX39_SYSADDR_MCS_SIZE},
|
||||
[TX39_CS0] = {"CS0(ROM)" , TX39_SYSADDR_CS0 ,
|
||||
TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_CS1] = {"CS1" , TX39_SYSADDR_CS1 ,
|
||||
TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_CS2] = {"CS2" , TX39_SYSADDR_CS2 ,
|
||||
TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_CS3] = {"CS3" , TX39_SYSADDR_CS3 ,
|
||||
TX39_SYSADDR_CS_SIZE},
|
||||
[TX39_MCS0] = {"MCS0" , TX39_SYSADDR_MCS0 ,
|
||||
TX39_SYSADDR_MCS_SIZE},
|
||||
[TX39_MCS1] = {"MCS1" , TX39_SYSADDR_MCS1 ,
|
||||
TX39_SYSADDR_MCS_SIZE},
|
||||
#ifdef TX391X
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||||
[TX39_MCS2] = {"MCS2" , TX39_SYSADDR_MCS2 ,TX39_SYSADDR_MCS_SIZE},
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||||
[TX39_MCS3] = {"MCS3" , TX39_SYSADDR_MCS3 ,TX39_SYSADDR_MCS_SIZE},
|
||||
[TX39_MCS2] = {"MCS2" , TX39_SYSADDR_MCS2 ,
|
||||
TX39_SYSADDR_MCS_SIZE},
|
||||
[TX39_MCS3] = {"MCS3" , TX39_SYSADDR_MCS3 ,
|
||||
TX39_SYSADDR_MCS_SIZE},
|
||||
#endif /* TX391X */
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||||
[TX39_CARD1] = {"CARD1(io)" , TX39_SYSADDR_CARD1 ,TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD2] = {"CARD2(io)" , TX39_SYSADDR_CARD2 ,TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD1MEM] = {"CARD1(mem)" , TX39_SYSADDR_CARD1MEM ,TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD2MEM] = {"CARD2(mem)" , TX39_SYSADDR_CARD2MEM ,TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD1] = {"CARD1(io/attr)", TX39_SYSADDR_CARD1 ,
|
||||
TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD2] = {"CARD2(io/attr)", TX39_SYSADDR_CARD2 ,
|
||||
TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD1MEM] = {"CARD1(mem)" , TX39_SYSADDR_CARD1MEM ,
|
||||
TX39_SYSADDR_CARD_SIZE},
|
||||
[TX39_CARD2MEM] = {"CARD2(mem)" , TX39_SYSADDR_CARD2MEM ,
|
||||
TX39_SYSADDR_CARD_SIZE},
|
||||
};
|
||||
|
||||
tx_chipset_tag_t tc = sc->sc_tc;
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||||
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@ -209,36 +230,84 @@ __txcsbus_alloc_cstag(sc, csh)
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|||
switch (width) {
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default:
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||||
panic("txcsbus_alloc_tag: bogus bus width %d\n", width);
|
||||
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||||
case 32:
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||||
if (TX39_ISCS(cs)) {
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||||
reg = tx_conf_read(tc, TX39_MEMCONFIG0_REG);
|
||||
reg |= (1 << cs);
|
||||
tx_conf_write(tc, TX39_MEMCONFIG0_REG, reg);
|
||||
} else {
|
||||
} else if(TX39_ISMCS(cs)) {
|
||||
#ifdef TX391X
|
||||
panic("txcsbus_alloc_tag: MCS is 16bit only");
|
||||
#elif defined TX392X
|
||||
#endif /* TX391X */
|
||||
#ifdef TX392X
|
||||
reg = tx_conf_read(tc, TX39_MEMCONFIG1_REG);
|
||||
reg |= ((cs == TX39_MCS0) ? TX39_MEMCONFIG1_MCS0_32 :
|
||||
reg |= ((cs == TX39_MCS0) ?
|
||||
TX39_MEMCONFIG1_MCS0_32 :
|
||||
TX39_MEMCONFIG1_MCS1_32);
|
||||
tx_conf_write(tc, TX39_MEMCONFIG1_REG, reg);
|
||||
#endif
|
||||
#endif /* TX392X */
|
||||
}
|
||||
break;
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||||
|
||||
case 16:
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||||
if (TX39_ISCS(cs)) {
|
||||
reg = tx_conf_read(tc, TX39_MEMCONFIG0_REG);
|
||||
reg &= ~(1 << cs);
|
||||
tx_conf_write(tc, TX39_MEMCONFIG0_REG, reg);
|
||||
} else { /* TX391X always 16bit port */
|
||||
} else if(TX39_ISMCS(cs)) {
|
||||
/* TX391X always 16bit port */
|
||||
#ifdef TX392X
|
||||
reg = tx_conf_read(tc, TX39_MEMCONFIG1_REG);
|
||||
reg &= ~((cs == TX39_MCS0) ? TX39_MEMCONFIG1_MCS0_32 :
|
||||
reg &= ~((cs == TX39_MCS0) ?
|
||||
TX39_MEMCONFIG1_MCS0_32 :
|
||||
TX39_MEMCONFIG1_MCS1_32);
|
||||
tx_conf_write(tc, TX39_MEMCONFIG1_REG, reg);
|
||||
#endif
|
||||
#endif /* TX392X */
|
||||
} else {
|
||||
/* CARD io/attr or mem */
|
||||
reg = tx_conf_read(tc, TX39_MEMCONFIG3_REG);
|
||||
|
||||
/* enable I/O access */
|
||||
reg |= (cs == TX39_CARD1) ?
|
||||
TX39_MEMCONFIG3_CARD1IOEN :
|
||||
TX39_MEMCONFIG3_CARD2IOEN;
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||||
/* disable 8bit access */
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||||
#ifdef TX392X
|
||||
reg &= ~((cs == TX39_CARD1) ?
|
||||
TX39_MEMCONFIG3_CARD1_8SEL :
|
||||
TX39_MEMCONFIG3_CARD2_8SEL);
|
||||
#endif /* TX392X */
|
||||
#ifdef TX391X
|
||||
reg &= ~TX39_MEMCONFIG3_PORT8SEL;
|
||||
#endif /* TX391X */
|
||||
tx_conf_write(tc, TX39_MEMCONFIG3_REG, reg);
|
||||
}
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||||
break;
|
||||
|
||||
case 8:
|
||||
if (TX39_ISCARD(cs)) {
|
||||
reg = tx_conf_read(tc, TX39_MEMCONFIG3_REG);
|
||||
|
||||
/* enable I/O access */
|
||||
reg |= (cs == TX39_CARD1) ?
|
||||
TX39_MEMCONFIG3_CARD1IOEN :
|
||||
TX39_MEMCONFIG3_CARD2IOEN;
|
||||
/* disable 8bit access */
|
||||
#ifdef TX392X
|
||||
reg |= (cs == TX39_CARD1) ?
|
||||
TX39_MEMCONFIG3_CARD1_8SEL :
|
||||
TX39_MEMCONFIG3_CARD2_8SEL;
|
||||
#endif /* TX392X */
|
||||
#ifdef TX391X
|
||||
reg |= TX39_MEMCONFIG3_PORT8SEL;
|
||||
#endif /* TX391X */
|
||||
tx_conf_write(tc, TX39_MEMCONFIG3_REG, reg);
|
||||
|
||||
} else {
|
||||
panic("__txcsbus_alloc_cstag: CS%d 8bit mode is"
|
||||
"not allowed");
|
||||
}
|
||||
}
|
||||
|
||||
hpcmips_init_bus_space_extent(iot);
|
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